本Altera FPGA开发板主芯片采用Altera公司高性价比FPGA，CycloneIV系列EP4CE6E22C8N芯片。 硬件资源如下: 采用EPCS4SI8N串行配置芯片，同时支持JTAG和AS模式； 采用50MHz有源晶振，提供系统工作时钟； 采用电源芯片1117‐3.3V，提供3.3V电压输出； 采用电源芯片1117‐2.5V，提供PLL电压； 采用电源芯片1117‐1.2V，提供FPGA内核电压； 采用5V直流电源插座和USB供电方式，两种供电方式方便开发板的使用 采用红色电源指示灯及配置指示灯，准确的提示电源运行状况以及配置情况； 采用自恢复保险丝、肖特基二极管的应用，大大提高了电路的可靠性和安全性； 采用自锁按键电源开关； 一个系统复位按键，为用户提供全局复位信息； 一个重新配置按键，为用户提供重新配置信号； 精心设计分配的I/O口，剩余I/O口全部引入扩展接口插座，方便用户进行二次开发； JTAG下载接口，一般用于测试过程中，对应下载的文件是SOF文件，下载速度快，但是掉电程序丢失； AS下载接口，一般用于固化程序，对应下载的是POF文件，下载速度相对较慢，但是掉电程序不丢失，在日常学习的中建议使用JTAG方式； 4位LED发光二极管（做流水灯，跑马灯，闪烁灯等实验）。 4位带冒号数码管（做动态或静态数码管显示,频率计，秒表等实验）。 一路蜂鸣器（用作发声实验）。 5只独立按键（做按键控制，按键消抖等实验）。 VGA接口（做VGA实验）。 usb转串口通讯电路（做和其他系统的串口通讯实验）。 1602LCD字符型液晶接口（做字符显示实验）。 12864LCD液晶接口(做汉字字符 等显示实验)。 PS/2键盘接口（做PS/2键盘实验）。 时钟芯片（数字钟实验）。 温度传感器（温度测试实验）。 红外（做红外遥控试验） SDRAM（可以做SDRAM实验） 附件内容: CycloneIV FPGA开发板原理图PDF档 CycloneIV FPGA开发板测试程序 CycloneIV FPGA开发板使用手册 FPGA系列学习视频教程和芯片手册

1.包含FPGA原理图 PCB源文件 测试程序 2.FPGA型号为CYCLONE IV EP4CE1022C8N 3.使用JTAG方式下载程序 4.程序存储芯片是EPCS16 5.IO使用排针引出,方便使用 6.增加扩展方案,可以随时进行扩展

DICE-E213实验指导书20140814EP4CE6E22C8N核心卡说明文档。很全面很不错

FPGA读写SDRAM page实验完整Verilog逻辑源码Quartus工程文件, Quartus软件版本11.0, FPGA型号为CYCLONE4E系列中的EP4CE6E22C8,可以做为你的学习设计参考。 // synopsys translate_off `timescale 1 ns/ 1 ps // synopsys translate_on module sdram_top( clk, sdram_100mhz, reset_n, sdram_bank_addr, write_data, read_data, read_req, write_req, rw_ack, bus_signal, init_done, sdram_clk, sdram_data, sdram_command, sdram_address, sdram_dqm ); // 系统信号 input clk; //100M系统时钟 input sdram_100mhz; //100Msdram时钟 input reset_n; //复位信号，低电平有效 // 内部信号 input [21:0] sdram_bank_addr; //读写SDRAM的地址 input [15:0] write_data; //写如sdram的数据 output [15:0] read_data; //从sdram读出的数据 input read_req; //读数据请求信号 input write_req; //写数据请求信号 output rw_ack; //读写应答信号 output bus_signal; //忙信号 output init_done; //初始化完成信号，输出，高电平有效 // SDRAM接口信号 output sdram_clk; //sdram时钟信号 inout [15:0] sdram_data; //sdram读写数据 output [4:0] sdram_command; //cke、cs_n、ras、cas_n、we_n，SDRAM指令信号 output [13:0] sdram_address; //[13:12]BA , [11:0]Addr，SDRAM地址信号 output [1:0] sdram_dqm; //SDRAM数据掩码 //连接线 wire init_start; //初始化开始信号,高电平有效 wire [4:0] sdram_init_command; //cke、cs_n、ras、cas_n、we_n，SDRAM指令信号 wire [4:0] sdram_rw_command; //cke、cs_n、ras、cas_n、we_n，SDRAM指令信号 wire

FPGA读写EEPROM芯片AT24C02实验Verilog逻辑源码Quartus11.0工程文件, FPGA型号为CYCLONE4E系列中的EP4CE6E22C8,可以做为你的学习设计参考。 module iic_com( clk,rst_n, sw1,sw2, scl,sda, dis_data ); input clk; // 50MHz input rst_n; //复位信号，低有效 input sw1,sw2; //按键1、2,(1按下执行写入操作，2按下执行读操作) output scl; // 24C02的时钟端口 inout sda; // 24C02的数据端口 output[7:0] dis_data; //数码管显示的数据 //按键检测 reg sw1_r,sw2_r; //键值锁存寄存器，每20ms检测一次键值 reg[19:0] cnt_20ms; //20ms计数寄存器 always @ (posedge clk or negedge rst_n) begin if(!rst_n) cnt_20ms <= 20'd0; else cnt_20ms <= cnt_20ms+1'b1; //不断计数 end always @ (posedge clk or negedge rst_n) begin if(!rst_n) begin sw1_r <= 1'b1; //键值寄存器复位，没有键盘按下时键值都为1 sw2_r <= 1'b1; end else if(cnt_20ms == 20'hfffff) begin sw1_r <= sw1; //按键1值锁存 sw2_r <= sw2; //按键2值锁存 end end //--------------------------------------------- //分频部分 reg[2:0] cnt; // cnt=0:scl上升沿，cnt=1:scl高电平中间，cnt=2:scl下降沿，cnt=3:scl低电平中间 reg[8:0] cnt_delay; //500循环计数，产生iic所需要的时钟 reg scl_r; //时钟脉冲寄存器 always @ (posedge clk or negedge rst_n) begin if(!rst_n) cnt_delay <= 9'd0; else if(cnt_delay == 9'd499) cnt_delay <= 9'd0; //计数到10us为scl的周期，即100KHz else cnt_delay <= cnt_delay+1'b1; //时钟计数 end always @ (posedge clk or negedge rst_n) begin if(!rst_n) cnt <= 3'd5; else begin case (cnt_delay) 9'd124: cnt <= 3'd1; //cnt=1:scl高电平中间,用于数据采样 9'd249: cnt <= 3'd2; //cnt=2:scl下降沿 9'd374: cnt <= 3'd3; //cnt=3:scl低电平中间,用于数据变化 9'd499: cnt <= 3'd0; //cnt=0:scl上升沿 default: cnt <= 3'd5; endcase end end `define SCL_POS (cnt==3'd0) //cnt=0:scl上升沿 `define SCL_HIG (cnt==3'd1) //cnt=1:scl高电平中间,用于数据采样 `define SCL_NEG (cnt==3'd2) //cnt=2:scl下降沿 `define SCL_LOW (cnt==3'd3) //cnt=3:scl低电平中间,用于数据变化 always @ (posedge clk or negedge rst_n) begin if(!rst_n) scl_r <= 1'b0; else if(cnt==3'd0) scl_r <= 1'b1; //scl信号上升沿

FPGA最小系统板 EP4CE6E22C8（包含原理图及PCB）

EP4CE6E22C8N CYCLONE4E FPGA最小系统开发板Candence Allegro 16.6设计硬件原理图和PCB源文件,包括完整的原理图和PCB文件，可以做为的学习设计参考。

（笔记版）看的时候对各个模块部分作了说明。

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纬创基于TMS320F28232 ，EP4CE6E22C8N , ET1100,的EtherCAT总线驱动器，有DSP源码，FPGA源码，以及整个原理图。说明