EDA ADC0809实验的程序包，都是可以实现的源程序 自己写的 硬件验证过的

自己手敲的8并行DDS设计实现。

＃MIPS_CPU_2015用Verilog HDL编写的THUEE2015 MIPS CPU

将vivado编辑器页面、原理图界面、xdc文件界面、tcl命令界面等修改为黑色背景，并设置每次打开vivado自动应用自定义黑色主题。

verilog实现浮点数加法运算，采用单精度浮点型格式，实现硬件浮点数相减，并且可以根据需要更改其浮点型减法的精度

二、赋值语句 赋值语句分为3类： 1、门基元赋值语句（门元件例化） 基本逻辑门关键字 (门输出, 门输入1, 门输入2, …, 门输入n);  基本逻辑门关键字是Verilog HDL预定义的逻辑门，包括 and、or、not、xor、nand、nor等；圆括弧中内容是被描 述门的输出和输入信号。  例如，具有a、b、c、d 这4个输入和y为输出的与非门的门 基元赋值语句为nand (y,a,b,c,d); 该语句与assign y = ! (a && b && c && d);等效 3.3 Verilog HDL常用语句— 赋值语句— 门基元赋值语句 139 2、连续赋值语句（assign语句） 用于对wire型变量赋值，是描述组合逻辑最常用的方法之一。 【例】 4输入与非门 assign y = ! (a && b && c && d); 连续赋值语句的“=”号两边的变量都应该是wire型变量。 在执行中，输出y的变化跟随输入a、b、c、d的变化而变化， 反映了信息传送的连续性。 assign 赋值变量 = 表达式; 【例】 2选1多路选择器 module mux2_1(out,a,b,sel); input a,b,sel; output out; //输入、输出信号默认为wire型变量 assign out =( sel==0) ? a:b; //若sel为0，则out=a；否则out=b endmodule 3.3 Verilog HDL常用语句— 赋值语句— 连续赋值语句

crc16校验程序，仿真过。这个属于自己写的。分享给大家参考吧

自动产生testbench文件，能够读取目标文件，并产生相应的testbench文件，并生成fsdb波形。需要使用者具有perl环境，使用方法为，如:perl gen_tb uart，注意这里不是uart.v 必须是uart，否则产生出来的是空文件。

链接：https://blog.csdn.net/lihuanyu520/article/details/1271080 本实验旨在教授卷积运算单元的设计和搭建，涉及到 FPGA 编程、Verilog HDL 编程等技术。本实验要求学生具备数字电路设计和 Verilog HDL 编程的基础知识，并且熟悉 Vivado 开发环境和 ZYBO 开发板。 该实验使用场景主要包括图像处理、信号处理、神经网络加速器等领域。通过本实验，学生们可以深入了解 FPGA 的原理和应用技巧，掌握卷积运算单元的设计方法和实现方式，并在 ZYBO 开发板上实际搭建一个简单的卷积运算单元。此外，在实验中，学生还将学习到如何使用 Vivado 开发环境进行 FPGA 设计和验证，并且能够在实验过程中进行调试和优化。 对于电子工程、计算机科学等专业的高年级本科生或研究生而言，参加本实验不仅可以提高他们的综合应用能力和创新思维水平，而且还能够帮助他们更好地理解数字电路设计和 FPGA 编程的相关知识，并加深对神经网络加速器等领域的理解。此外，本实验也适合那些对图像处理、信号处理等领域感兴趣的人进行学习和探索。

用verilog语言实现一个简单的spi时序逻辑，代码风格简洁规范。