altera eq1c12q fpga 培训上手代码例子，新手入门学些FPGA

数字调制解调技术的MATLAB与FPGA实现—Altera_Verilog版

Altera CPLD MAXII240_570学习板电路原理图.教你认识开发板

Altera公司MAXII 系列CPLD EPM570的数据手册（包括引脚说明），总共5个文件 Pin Information for the MAX IIZ EPM570Z.pdf EPM570_JTAG & In-System Programmability.pdf MAX II CPLD Applications Brochure.pdf MAX II Device family datasheet.pdf Pin Information for EPM570.pdf

altera原厂多层开发板 原理图+PCB allegro 格式 Stratix IV GT版收发器信号完整性开发套件包括： Stratix IV GT开发板 安装的器件 EP4S100G2F40I1N 配置状态和设置单元 FPP配置 嵌入式USB-BlasterTM下载电缆 时钟 板上时钟振荡器：50 MHz, 100 MHz, 644.53 MHz和706.25 MHz SMA连接器，为收发器参考时钟提供外部差分时钟。 通用用户输入/输出 DIP和按键式开关 LED LCD 存储器件 64-Mbyte同步闪存(主要用于FPGA配置) 元件和接口 6个与SMA连接器连接的全双工收发器通道 所有通道都支持11.3-Gbps数据速率 6个与FCI Airmax连接器连接的全双工收发器通道 收发器相关电源功耗测量电路 可以通过香蕉型插头提供所有(唯一)电源电压 温度测量电路 管芯温度 环境温度 RJ-45插头和10/100/1000Base-T以太网PHY 背板在6.5 Gbps时的驱动能力 收发器信号完整性开发套件通过FCI连接器插头直接与FCI背板(不包括)连接 结合另一块信号完整性开发套件或者FCI子卡(不包括)进行全面的端到端背板通道分析 应用软件GUI 与平台无关 通过JTAG与PC连接 嵌入式Blaster 用户可控 VOD和预加重设置 均衡器设置 测试码型 状态指示器 误码数量 BER 锁定信号 EyeQ在器件接收器重建眼图，监视均衡后的信号完整性(高达6 Gbps) allegro , pcb stratixIVGT_4sgt100_si.part1.rar 2.86 MB, 下载次数: 1294 , 下载积分: 资产 -2 信元, 下载支出 2 信元 stratixIVGT_4sgt100_si.part2.rar 2.86 MB, 下载次数: 1463 , 下载积分: 资产 -2 信元, 下载支出 2 信元 stratixIVGT_4sgt100_si.part3.rar 1.3 MB, 下载次数: 972 , 下载积分: 资产 -2 信元, 下载支出 2 信元

高速电路PCB布局指南，适合初级电子工程师，研究生，本科生，电子爱好者等相关人群参考

特权_Altera开发板（USB3.0+LVDS）资料共享，资料很好，可以在特权同学分享的网盘上找到，这里在CSDN上也上传一下，一起分享学习！

altera fpga 封装库（Allegro PCB） 比较新的，包含所有封装

文件是整个工程，包含verilog编写的数据、地址产生模块，包含testbench的测试代码，并用modelsim进行了仿真。方便大家理解双口ram ip核的使用。

预加重和均衡