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数字滤波器的MATLAB与FPGA实现——AlteraVerilog版.iso.zip

数字滤波器的MATLAB与FPGA实现——AlteraVerilog版光盘代码

2021-05-21 12:56:56 47.08MB matlab

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FPGA+AD7606并行8通道采集源Verilog程序

这人本人一个项目中的源程序，采用AD7606不间断8路不间断采集外部电压，送到FPGA之后，再由FPGA经过Cypress芯片与PC机通信。 FPGA+AD7606并行8通道采集源Verilog程序，FPGA+AD7606并行8通道采集源Verilog程序，FPGA+AD7606并行8通道采集源Verilog程序，FPGA+AD7606并行8通道采集源Verilog程序，FPGA+AD7606并行8通道采集源Verilog程序，FPGA+AD7606并行8通道采集源Verilog程序

2021-05-20 10:00:24 687KB FPGA Altera AD7606 Verilog

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PCIe Solutions on Xilinx FPGAs 初学者指南

PCIe Solutions on Xilinx FPGAs 初学者指南 PCIe Solutions on Xilinx FPGAs 初学者指南

2021-05-19 12:03:08 517KB PCIe FPGA Altera Xilinx

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基于FPGA的电子钟设计verilog版（全功能，Altera开发板验证通过）

基于FPGA的电子钟设计verilog版，用Quartus工具开发，采用模块化设计，含按键去抖、Altera开发板实测通过，简单修改引脚和频率即可使用，含详细注释。

2021-05-18 17:12:58 3KB FPGA、电子钟

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fpga开发板-原理图+PCB

业余时间自学了一些fpga知识，期间画了一版fpga开发板，买的矿机底板拆的芯片，测试可用，有需要的拿走不谢。

2021-05-18 13:43:56 3.64MB altera fpga 开发板

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最完整的altera实现DDS正弦波、方波、三角波发生器Verilog程序用QuartusII工程

最完整的altera实现DDS正弦波、方波、三角波发生器Verilog程序用QuartusII工程，本资源是全网最全面的，分为代码和文本二部分。并在友晶科技板子上验证过。

2021-05-18 07:59:47 15.87MB 波发生器 altera 正弦波 方波

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quartusII20200618.rar

解决多版本quartusII创建多版本的工程文件后，可能不能被正确版本打开的问题。目前测试版本位14.1，18.1pro和18.1standard，该版本解决了18.1standard有时被打开后开始界面会闪退的问题，原因是quartus被打开后退到了后台运行。

2021-05-17 15:37:08 12.75MB quartus fpga altera

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FPGA设计ALTERA Nios II设计官方文档资料（合集）.zip

FPGA设计ALTERA Nios II设计官方文档资料（合集）: an323.pdf an346.pdf an350.pdf an351.pdf AN351_software_file.zip an391.pdf an417.pdf an417_checksum_design_files.zip an429.pdf an429_remote_configuration.zip an440.pdf an446.pdf an446_signal_tap_test.zip an458.pdf an458_design_example_files.zip an459.pdf an527.pdf an531.pdf an540.pdf an540_91.zip AN543.pdf an548.pdf AN595.pdf AN595_VIC_collateral.zip an624.pdf c2h_tutorial.zip compact_config.zip dma_c2h_tutorial.c ds_nios2_3c120_lcd.pdf ds_nios2_3c25_lcd.pdf ds_nios2_perf.pdf edh_c2h_optimization_design_files.zip edh_ed_handbook.pdf external_processor_if.pdf floating_point_tutorial.zip lauterbach.zip MM_byte_ordering.pdf n2cpu_nii5v1.pdf n2sw_nii52002.pdf n2sw_nii5v2.pdf NicheStackRef.zip NicheStacktechman.zip nichestack_tutorial.zip niosII_hw_dev_tutorial.zip power.zip rn_ip.pdf rn_nios2eds.pdf sys_arc_tutorial.zip tcm.zip tt_floating_point_custom_instructions.pdf tt_my_first_nios_sw.pdf tt_nios2_c2h_accelerating_tutorial.pdf tt_nios2_hardware_tutorial.pdf tt_nios2_MicroC_OSII_tutorial.pdf tt_nios2_multiprocessor_tutorial.pdf tt_nios2_system_architect.pdf tt_nios2_tcpip.pdf tt_nios2_tightly_coupled_memory_tutorial.pdf

2021-05-15 19:03:29 49.93MB FPGA设计ALTERANi NiosII设计官方文档资料 Nios文档资料 NiosIICPU设计

Altera FPGA IO电平怎么设置？

最近上班，一个小项目用到fpga去做oled的驱动，主要是非标准的驱动，所以采用fpga去做。驱动当然没问题。遇到1个问题是IO电平的问题。因为后面oled驱动需要用1.8V 逻辑电平去驱动。为此需要改变默认的IO电平3.3V。查找资料与问各位大神。得出解决的方法是这样的。

2021-05-15 10:03:15 43KB altera FPGA IO电平设置 文章

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DE1-SoC引脚分配表

台湾友晶 DE1-SoC 开发板引脚分配表（Excel）注明了板上常用外设对应SoC的引脚

2021-05-13 23:23:43 14KB FPGA DE1 SoC Altera

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