搜索【verilog，】的结果

ethernet_test.rar

实现 FPGA 芯片和 PC 之间进行千兆以太网数据通信, 通信协议采用 tUDP 通信协议。 FPGA 通过 RGMII 总线和开发板上的 PHY 芯片通信, 程序中实现了 ARP， UDP， PING 功能，此外还实现了 100/1000M 自适应。

2021-11-10 16:35:46 6.36MB MAC，verilog，UDP， FPGA

1

Verilog实现串口通信

RS-232使用异步通讯协议，用verilog实现rs232

2021-10-19 16:13:26 97KB Verilog，串口通信，rs232

1

t=3 BCH码peterson解码算法（verilog）

t=3 BCH码peterson解码算法，使用verilog实现，纯组合逻辑

2021-10-18 23:04:55 28KB verilog，BCH

1

verilog语言编写的简易计算器

这是东南大学强化班的数字电路实验中的系统设计题目之一

2021-10-18 19:29:20 1.2MB verilog，系统设计

1

verilog110序列检测

用verilog实现110序列检测，带有testbeach，内有详细操作说明，采用modelsim仿真

2021-09-07 16:09:32 122KB 110序列检测，verilog，状态图

1

Kryon:FPGA，Verilog，Python

克赖恩 FPGA图像处理，连接组件分析-标签该存储库包含一些用于Image Process的Verilog代码，例如图像过滤，图像平滑，边缘检测，二进制图像腐蚀，膨胀，RGB到HSI的转换以及Connected Component Analysis-Labeling。对代码进行了详细注释，请阅读注释，您将知道如何使用它。此处的连接组件分析标签算法是基于FPGA的并行，流水线实时算法。它只需要缓冲一行图像数据，不需要DDR。我已经写了两篇有关这些代码的文章，都是中文，但是google translation够了。 “ CCAL.py ”是我制作的Connected Component Labeling算法动画的源代码： “ C＃ ”里的“加水印”是一个可以批量给图片文件加很多水印的小软件 “ FPGA以太网Mac.py ”是FPGA MAC，用python编写的简单GUI使用

2021-07-24 16:21:09 29.01MB 附件源码 文章源码

1

freqDect.zip

将具体模块拆分，并分别进行测试

2021-07-11 12:01:21 3KB Verilog，FPGA

1

八位CPU设计

设计一个八位的CPU的代码，还包括了调试程序

2021-07-03 09:37:21 1.59MB verilog，CPU，CPU设计

1

自动贩卖机（Verilog，多按钮）

使用Verilog设计Mealy状态机，实现自动贩卖机的运行系统设计，在这里，使用了多个按钮控制输入，分别表示各个币种的投币过程

2021-03-21 15:52:22 689KB 自动贩卖机

1

用Verilog代码编写的PID控制

用Verilog代码编写的PID控制,适用于FPGA中，资源保证真实，大家快快下载

2019-12-21 22:13:37 8KB Verilog，PID

1

个人信息

热门下载

最新下载

其他资源