FPGA资料 该脚本可以使用运行 将design.sv,fhw.sv,timing.tcl和run_fpga.tcl复制到新文件夹 现在运行quartus_sh -t run_fpga.tcl -project(design_name)-board sockit design_name是不带.sv扩展名的Verilog设计的名称。 Tuples.sv编译为 quartus_sh -t run_fpga.tcl-项目元组-board sockit 还显示使用的资源以获取使用的详细资源,请检查output_files /(设计名称).fit.summary 要获取fmax值,请使用quartus_sta -t Timing.tcl(design_name) 重新编译新的Verilog文件 替换项目中的verilog文件 quartus_sh -t recompile.tcl(设计名称)
2023-01-04 11:40:06 3KB Tcl
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COCOStuff164kCurated.tar.gz 有一些项目的COCOstuff数据集下需要使用curated文件夹
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最新版,经测试可用。注入器什么的请自行下载
2022-09-26 16:44:57 19KB 洛奇补丁文件
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2022-07-14 18:04:20 95KB cmake
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app 抓包时有可能抓不到包,可以使用 postern方便抓包,爬虫工程师必备.适合刚开始结束App逆向的同学,使用也比较简单。里面有相应的文档
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