一、概述 通过FPGA实现AM信号的产生与解调。要求是通过VIO控制载波频率、调制信号频率、调制深度可调，然后通过ILA观察AM信号和解调后的信号。载波信号的频率要求是1M~10M，调制信号的频率要求是1K~10K，调制深度从0到1、步进0.1。VIO与ILA只能通过硬件板卡实现。 二、平台 软件：Vivado 2017.4 硬件：ALINX ZYNQ AX7020 三、要求 为了更好的说明下面一些参数设定的意义，把我们课程的部分要求贴上来 完成AM信号调制和解调功能，具体要求如下： （1）载波信号频率范围：1M-10MHz，分辨率0.01MHz； （2）调制信号为单频正弦波信号，频率范围：1kHz-10kHz，分辨率0.01kHz； （3）调制深度0-1.0，步进0.1，精度优于5%； （4）调制信号和解调信号位宽为8位，AM信号16位，其他信号位宽自定义。 四、原理 虽然这部分简单，但却是最最重要的，把这部分看懂，所有的程序也就明白了。 1. AM信号：（A+ma*cos(w0t)）*cos（wct） ———————————————— 版权声明：

本资料归于网络整理，仅供参考学习用。如有侵权，请联系删除！！ qq:1391074994 1. 资料都是有论文和程序的，程序大部分是quartus的工程，有几个是ise或者vivado的工程，代码文件就是里面的V文件。 2. 我收集的每个小项目都会开源出来，欢迎关注我的博客并下载学习。 3. 每个项目的实际的项目要求和实现的现象我就不挨个去描述了，太多了！！40多个小项目。（一个包里面只有一个小项目哈） 4. 有的项目可能会有多个程序，因为用的代码有点差异，比如密码锁，就会分显示的数码管的显示个数的不同以及用的是verilog个vhdl 的差别： 5. 报告的话博客专栏里面只是展示了一小部分。链接：https://blog.csdn.net/weixin_44830487/category_10987396.html?spm=1001.2014.3001.5482 博客报告链接：https://blog.csdn.net/weixin_44830487/article/details/116075412

基于FPGA的多功能时钟（verilog语言） 基于GX-SOC/SOPC专业级创新开发实验平台，实现以下功能 1 数字钟功能：可以显示时、分、秒。 2 调时功能：可以校正时间。 3 闹钟功能：能对设置的时间进行蜂鸣器提醒。 4 秒表功能：能对设置的时间进行倒计时。 5 日期设置功能：可以显示年月日并进行设置。

设定好商品，按键1选择商品，按键2、3、4为投币，再次按下按键1购买，然后再数码管上显示余额，若不够买，则显示ER

这是暑假学习FPGA和verilog的时候写的串口通信的程序，与大家分享下！希望有用···