实现16位高速硬件除法器的VHDL 实现quartusII 变成，包括test bench 已经仿真波形 bsf文件
2021-12-05 15:52:04
4.74MB
为提高除法计算的速度,提出了新的基-16算法的高速除法器算法,并以专用集成电路设计方法实现。与
MIPS处理器中使用的除法器相比,电路最大延迟减少了27%,计算所需时钟周期数减少了68%,速度性能改善了
77%左右。给出了电路的其他性能指标。该电路适用于对运算速度要求非常高的场合。
2021-09-18 19:13:29
31KB
1