Verilog实例（经典135例）
适合初学者的verilog实例
【例 3.1】4 位全加器
module adder4(cout,sum,ina,inb,cin);
output[3:0] sum;
output cout;
input[3:0] ina,inb;
input cin;
assign {cout,sum}=ina+inb+cin;
endmodule
【例 3.2】4 位计数器
module count4(out,reset,clk);
output[3:0] out;
input reset,clk;
reg[3:0] out;
always @(posedge clk)
begin
if (reset) out<=0; //同步复位
else out<=out+1; //计数
end
endmodule
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[{"title":"（ 152 个子文件 178KB ） Verilog实例（经典135例）","children":[{"title":"dff2.v <span style='color:#111;'> 282B </span>","children":null,"spread":false},{"title":"mac.v <span style='color:#111;'> 486B </span>","children":null,"spread":false},{"title":"gate2.v <span style='color:#111;'> 89B </span>","children":null,"spread":false},{"title":"shifter.v <span style='color:#111;'> 225B </span>","children":null,"spread":false},{"title":"bidir2.v <span style='color:#111;'> 200B </span>","children":null,"spread":false},{"title":"......文件过多，未全部展示","children":null,"spread":false}],"spread":true}]
评论信息
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liuxuan_316 :对初学者有点用2014-04-24 -
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