SystemVerilog HDL 和 TB 代码 zybo 7010 FPGA 上的深度神经网络硬件加速器实现以及 Vivado SDK 软件的 C 代码 下面的文件夹与此存储库中的源文件夹相同，它现在只是 Vivado 环境的一部分。 附加文件是 python 代码、C 文件和 Matlab 文件。 *Python 用于训练网络和获取系数：Weights and Biases *C 用于实现 Sigmoid 函数采样以及在 C 中实现前馈传播（只是为了使项目更易于调试） *Matlab 用于生成 HDL 脚本以及检查压缩和其他内容 更多详情、使用方法，请下载后阅读README.md文件

高级接口总线 (AIB) PHY 此存储库包含 AIB 接口的 RTL 和单元模型 rev1 目录结构为： ├── aib_lib ├── docs ├── how2use ├── maib_rtl ├── ndsimslv 有关详细信息，请参阅 rev1 和子目录下的 README.txt。 更多详情、使用方法，请下载后阅读README.md文件

该项目旨在以低廉的价格准确地驱动无刷电机。目的是使在高性能机器人项目中使用廉价的无刷电机成为可能。像这样（点击视频）： 伺服电机控制演示 如果您想动手制作电路板，请查看此帖子。 此存储库包含 ODrive 的电路板设计。其他相关的存储库是： ODriveFirmware：在板上运行的固件。 ODrive：在 PC 上运行的配置和分析脚本。 还有ODriveFPGA，它包含在基于 FPGA 的 ODrive 上运行的 FPGA 逻辑和软件。这目前尚未开发，但可能会在以后恢复。 Odrive v3 板 此处记录了从微控制器到电路板的引脚排列。 更多详情、使用方法，请下载后阅读README.md文件

欢迎使用 UHD 软件发行版！UHD 是由 Ettus Research 创建和销售的通用软件无线电外设 (USRP) SDR 平台的免费和开源软件驱动程序和 API。 UHD 支持所有 Ettus Research USRP硬件，包括所有主板和子板及其组合。 文档 有关 USRP硬件或 UHD 系统设计的技术文档，请查看UHD 和 USRP 手册。在那里您可以找到 安装说明、有关如何 在不同平台上从源代码构建 UHD 的帮助、开发指南和参考文档以及设备使用指南。 更多详情、使用方法，请下载后阅读README.md文件

在quartusII下使用verilog实现LDPC，并且通过仿真验证，在博客里有工程截图和仿真截图。可以直接拿来使用。

FPGA学习资源，Verilog HDL 面试编程题

设计说明 1、处理器应实现MIPS-Lite2指令集。 a)MIPS-Lite2={MIPS-Lite1，lb，sb}。 b)MIPS-Lite1={addu，subu，ori，lw，sw，beq，j，lui，addi,addiu,slt, jal,jr }。 c) addi应支持溢出，溢出标志写入寄存器$30中第0位。2处理器为多周期设计。 2、处理器为多周期设计

同样是2fsk的调制,但是是模块化的,更加清晰和易于调试,时钟经过改良后可以更加精确地读取采样.内含采样.非常适合交作业...

生理刺激反应时间测试仪程序

基于FPGA的fir滤波器设计，quartusii开发，包含说明文档和verilog代码。 采样频率为100K，基波为1000Hz，谐波为21KHz，截止频率为20K,滤波器的阶数为8