为探索岩石在载荷作用下变形破坏过程中能量的能量演化机制,对红砂岩进行了单轴、三轴压缩试验,获得了岩石加载过程中能量随应力、应变的演化与分配规律.结果表明:岩石的变形破坏过程是能量耗散与释放的结果;单轴压缩及较低围压下岩石在峰值后积聚的能量突然释放,这也是其呈现脆性破坏的主要原因;在较高围压下,岩石峰后能量随围压的升高由释放向逐渐耗散转变.
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为了得到可应用于高性能本安电源的DC-DC变换器,根据本安电源输入电压范围不宽、输出电压可升可降、效率高、体积小、可隔离等要求,探讨了各种DC-DC变换器拓扑,从而确定了准谐振反激DC-DC变换器拓扑,研究了该变换器输出短路释放能量与输出本安性能,重点进行了准谐振反激DC-DC变换器中变压器和滤波电容的设计。
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音频前置放大器电路分析。
2024-02-25 15:36:33 27KB 前置放大器 电路分析
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音频前置放大器电路图(一) 在本设计中,前置放大器的增益控制采用直流音量控制方式,其具体实现如图1所示。前置放大器是由全差分运放和电阻构成的反相比例放大器,其增益由反馈电阻与输人电阻的比值决定。外部输人的直流模拟控制信号Vc,经过增益控制模块(GainCon-troD转换成控制数据,此数据用来控制前置放大器的反馈电阻与输人电阻的比值,进而调节增益的变化。 运算放大器采用两级级联结构,如图2所示图。第一级采用PMOS输人的折叠式共源共栅放大器提供大增益,同时增加输人共模范围,减小闪烁噪声,折叠输人管的负载采用带源极反馈结构的电流源负载,增加输出阻抗,减小噪声。第二级采用共源放大器提供大摆幅。为保持闭环的稳定性,加人密勒补偿电容,同时,为了抵消右半平面零点的影响,在补偿电容的前馈通路中插人与补偿电容串联的调零电阻。在共模反馈电路的设计中,采用有电阻分配器和放大器的共模反馈结构。 音频前置放大器电路图(二) 拾音器的前置放大器电路图 音频前置放大器电路图(三) 如图所示。本音频信号放大器主要用于频带为300Hz~3400Hz范围内,它可广泛用于通讯机中的公务联络,
2024-02-25 15:33:42 440KB 前置放大器 硬件设计
易语言高级表格自适应缩放源码,高级表格自适应缩放
2024-02-24 18:02:57 3KB
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本播放器demo包含了 1.使用OpenCV对图像进行处理,对图像进行置灰,旋转,抠图,高斯模糊,中值滤波,部分区域清除置黑,背景移除,边缘检测等操作;2.单纯使用opencv播放显示视频;3.使用opencv和openGL播放显示视频;4.在ffmpeg解码后,使用opencv显示视频,并支持对视频的旋转翻转、裁剪、添加文字、添加logo、亮度调节、置灰、录像截图,音频开关等功能。视频播放器同时支持本地文件与网络码流地址的播放。本篇博客的最后有提供工程代码的下载。需要工程源码下载和详细内容请看我的博客。
2024-02-24 15:27:25 87.04MB opencv ffmpeg
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音乐播放模块、解析LRC歌词文件.ec、MP3信息读写_模块.ec、在线查找歌词.ec
2024-02-24 14:25:12 340KB 易语言音乐播放模块
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ISO 27145-1 ISO 27145-2-2012 BS ISO 27145-3 2012 ISO 27145-4-2016 BS ISO 27145-6 2015
2024-02-24 13:17:17 25.58MB OBDII 国六排放 27145
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从理论到晶体管级的推导,非常详细。 (1)电路分析:电路结构 ;电路描述;静态特性;频率特性;相位补偿 (2)设计指标及其概念分析:共模输入范围;输出动态范围;单位增益带宽(GBW);输入失调电压;系统失调电压 。 (3)电路设计:MOS 工作区域;过驱动电压的影响; 约束分析。 (4)spice的仿真 (5)candence的仿真 文章摘选:含有两个工艺参数 μp和 COX,而设计参数有四个,分别是 CC、W1、L1 和 VGST1,可以看到 GBW 与管子的沟道宽度和过驱动电压成正比,而与 CC 和 L 成反比。也就是说,要得到高的 GBW 就需要增大 M1 和 M2 管的过驱动电压或者减小其沟道长度,对照由式(2.12)得到的结论,可以发现,这与提高增益的要求是相互抵触的,而且管子面积的减小也会使得噪声性能变差,所以在设计电路的时候,需要根据具体应用和设计指标进行权衡(Tradeoff)。 但在实际的电路实现中,会有两个问题[4],一是由上式可知,第二极点是与负载电 容有关的,这样在负载电容未知或者运放工作过程中负载电容发生变化的情况下, 很难使得零点和第二极点精确抵消。第二,即
2024-02-24 12:13:30 1.65MB 模拟IC
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使用verilog语言,通过FPGA控制AT24C02C EEPROM,硬件上需要注意,根据硬件连接芯片的A2 A1 A0 电平,编写Device Address字节内容,本设计使用的是A2=0,A1=0,A0=1; 由两个小模块和一个顶层模块组成: iic.v 是iic通讯子模块,可以实现特定地址的读写功能。一次读写一个字节。 iic_ctrl.v 是上层的应用子模块,主要是使用vio控制8个字节接口,使能后配置写入到编辑好的8个地址中。(地址可以在模块里修改 范围为0xx0~0xFF,共256byte)上电时rst_置1后,从eeprom中读取这8个字节的数据。用于配置一些其他功能模块之类。可以根据使用情景自行修改。可以自己加ila看一下相关的时序控制。 TOP.v是顶层模块,外接线路只有rst复位,sys_clk系统时钟,I2C_SDA 数据线iic的,I2C_SCL 时钟线iic的。自己生成工程的时候记得添加vio作为控制输入看一下。 祝开发顺利~稍后会简单整理一下开发心得,调试过程中的注意事项。
2024-02-23 21:36:19 6KB 编程语言 fpga开发
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