本设计是一个简单的AVR的UART实验。独特之处是利用虚拟串口进行与上位机进行通信。此外还涉及到4*4键盘扫描

基于VHDL的数字锁相环设计，在quartus2环境下编写的VHDL。所有完整的程序打包。

UART串行通信Verilog实现，带代码注释，便于维护和修改，亲测可用~~~

Springboot Quartz 实现数据库动态配置任务

ucosii_uart 在STM8中向ucosii添加UART驱动（基于FIFO和interupt）。

FPGA Uart串口发送数据，通过Verilog HDL语言实现。

高速双路ADC AD9280 FPGA读写实验 Verilog设计源码Quartus工程文件，ADC芯片选用AD9280 ，FPGA型号Cyclone4E系列中的EP4CE10F17C8，Quartus版本18.0。 module hs_dual_ad( input sys_clk , //AD0 input [9:0] ad0_data , //AD0数据 input ad0_otr , //输入电压超过量程标志 output ad0_clk , //AD0(AD9280)采样时钟 output ad0_oe , //AD1 input [9:0] ad1_data , //AD0数据 input ad1_otr , //输入电压超过量程标志 output ad1_clk , //AD1(AD9280)采样时钟 output ad1_oe ); //***************************************************** //** main code //***************************************************** // ad0_oe=0,正常模式；ad0_oe=1,高阻 wire clk_50m; assign ad0_oe = 1'b0; assign ad1_oe = 1'b0; assign ad0_clk = ~clk_50m; assign ad1_clk = ~clk_50m; pll u_pll( .inclk0 (sys_clk), .c0 (clk_50m) ); endmodule

1、秒表接口设计 技术要点： 1）秒表有共有6个输出显示，分别为百分之一秒、十分之一秒、秒、十秒、分、十分，所以共有6个计数器与之相对应，6个计数器的输出全都为BCD码输出，这样便与同显示译码器的连接。 2）开关设置秒表报警器，每10秒钟，蜂鸣器鸣响1声，发光二极管闪烁。当计时达60分钟后，蜂鸣器鸣响10声。

常用于FPGA设计中正弦波的产生，配合相关EDA工具使用（如quartus），打开文件可生成正弦波.mif文件，内附教程。 （仅供个人学习交流之用）

java 定时任务 quartz all 2.1.6