基于Xilinx BASYS开发板，利用ISE软件Verilog语言编写的简单时钟，可以暂停以及设置时间。因为该开发板只有4个数码管，所以只有分秒的显示。如果为其他开发板，修改ucf文件即可。

基本要求 1、能进行正常的时、分、秒、 0.99秒的计时功能，分别由8个数码管显示24小时、60分钟、60秒钟、0.99秒的计数器显示。 2、能利用实验系统上的按键实现“校时”“校分”功能： ⑴按下“SA”键时，计时器迅速递增，并按24小时循环，计满23小时后回“00”； ⑵按下“SB”键时，计分器迅速递增，并按60分钟循环，计满59分钟后回“00”，但不向“时”进位； ⑷要求按下“SA”、“SB”或“SC”时均不产生数字跳变（“SA”、“SB”、“SC”按键是有抖动的，必须对其消除抖动处理）。 3、能利用扬声器做整点报时： ⑴当计时到达59分50秒时开始报时，在59分50秒、52秒、54秒、56秒、58秒鸣叫，鸣叫声频率可定为512Hz； ⑵到达59分60秒时为最后一声整点报时，整点报时频率可定为1024Hz。 4、用层次化设计方法设计该电路，用Verilog语言编写各个功能模块。 5、完成电路设计后，用实验系统下载验证。

逆差分编码 Verilog语言 DPSK解制中BPSK解调之后

基于Verilog语言设计的电路。基于Verilog设计一个32位全加器，这个32位全加器是基于8位全加器、4位全加器设计的。

EDA课设论文出租车计费系统verilog语言 测试成功 用的是21EDA开发板 EDA论文 代码有详细的注释

在verilog.clf的基础上作了一些增强，支持了部分常用的systemverilog语法

Verilog语言中wire与reg的区别以及inout使用

初学者，文件过程：先设计一位的加法计数，再一个个进位达成八位二进制加法，若要改成十进制的只需要修改加法部分语言将二进制改成十进制即可

通过Verilog语言实现BCH解码，解码输出为8位。该解码部分的实验能够在Cyclone系列的产品中运行成功。

verilog编写的一个简单的CPU，可以实现加减乘除等指令，对于获取设计CPU的经验是很有帮助的！