LPDDR5 JEDEC JESD209-5C中文版本，最新版本2023.06

Specification for I3C Basic ；Version 1.1.1； 9 June 2021 MIPI I3C Basic是功能强大、灵活、高效的MIPI I3C接口[MIPI02]的一个功能简化、低复杂度的版本，适用于广泛的设备互连应用，包括传感器和内存接口 MIPI I3C Basic is a feature-reduced, lower-complexity version of the powerful, flexible, and efficient MIPI I3C interface [MIPI02], suitable for a broad range of device interconnect applications including sensor and memory interfacing. I3C协议是基于I2C和SPI的协议升级版，为DDR而生，能够兼容I2C,且支持更高的带宽和更低的功率，支持中断功能支持热加入支持错误校验支持仲裁 ### I3C协议V1.1.1版本详解 #### I3C协议概述 I3C（Improved Inter-Integrated Circuit）协议是由MIPI联盟制定的一种新型串行总线标准，旨在提供比现有I2C和SPI协议更高性能、更高效能的解决方案。I3C协议在继承了I2C的基本架构的同时，还引入了许多新的特性，使得其不仅能够兼容I2C设备，还能在带宽、功耗管理以及系统灵活性等方面表现出色。 #### 版本介绍 I3C Basic V1.1.1版本是在2021年6月9日发布的，这是MIPI联盟为满足日益增长的高性能计算需求而推出的最新版本。此版本进一步优化了协议规范，并增加了多项新功能，提高了设备间的通信效率及可靠性。 #### I3C Basic协议特点 **1. 功能简化** MIPI I3C Basic是一种功能简化版的I3C接口，相比于完整的I3C标准，它降低了实现的复杂度，使其更适合于广泛的设备互连应用。 **2. 高效性** I3C协议支持高速传输模式，数据传输速率最高可达12.5Mbps（基本模式），甚至可以达到48MHz（快速模式）。这大大提高了与外围设备通信的速度，尤其是对于需要频繁读写操作的应用场景，如DDR5内存模块等。 **3. 兼容性** I3C协议向下兼容I2C标准，这意味着现有的I2C设备无需修改即可直接接入I3C总线。此外，I3C还支持I2C设备的地址自动分配，简化了系统的配置过程。 **4. 功耗管理** I3C协议支持动态电源管理机制，可以通过软件控制设备进入低功耗模式，从而显著降低整体功耗。这对于电池供电的移动设备尤为重要。 **5. 中断支持** 与传统的I2C相比，I3C支持中断功能，这意味着当有中断发生时，主机可以直接通过总线接收中断信号，而无需周期性地轮询各个设备的状态。这一特性极大地提升了系统的响应速度和效率。 **6. 热插拔** I3C协议支持热插拔功能，即设备可以在不关闭系统的情况下进行插入或移除操作。这对于实时性要求较高的应用场景非常有用，因为它避免了因更换设备而导致的系统中断问题。 **7. 错误检测与校正** 为了提高数据传输的可靠性，I3C协议提供了CRC校验码来检测数据传输过程中可能发生的错误。这种机制确保了数据的完整性，减少了错误重传的可能性。 **8. 仲裁机制** I3C协议中的仲裁机制允许多个主机同时访问总线，但在某一时刻只能有一个主机控制总线。当多个主机尝试同时发送数据时，仲裁机制会确定哪个主机优先获得总线控制权，从而避免数据冲突。 #### 应用领域 由于I3C协议的这些特性，它特别适合用于需要高速数据传输和低功耗运行的应用场景，如： - **传感器接口**：例如图像传感器、温度传感器等。 - **内存接口**：特别是DDR5等高速内存模块。 - **移动设备**：智能手机、平板电脑等，因其对功耗和体积有着严格要求。 - **物联网设备**：智能家居、工业自动化等领域中的小型传感器节点。 I3C Basic V1.1.1版本以其高效、灵活的特点，为嵌入式系统设计者提供了一种更优秀的通信协议选择，有助于构建更加可靠、节能的系统。

LPDDR5X Specification LPDDR5X Specification是JEDEC（Joint Electron Device Engineering Council，固态技术协会）发布的一份技术规范，用于定义低功率双数据速率5（LPDDR5）存储器的技术要求和规格。这份规范是JEDEC组织的标准之一，旨在为工业界提供一个公平、开放的技术标准，以便于不同厂商之间的沟通和产品的互操作性。 LPDDR5X Specification的主要内容包括： 1. 低功率双数据速率5（LPDDR5）存储器的技术要求和规格，包括存储器的物理设计、electric接口、信号时序、数据传输协议等方面。 2. LPDDR5存储器的工作模式和操作参数，包括工作电压、时钟频率、数据传输速率等方面。 3. LPDDR5存储器的测试和验证方法，包括功能测试、性能测试、可靠性测试等方面。 4. LPDDR5存储器的应用场景和设计注意事项，包括移动设备、服务器、数据中心等应用场景。 LPDDR5X Specification的发布有助于推动低功率存储器技术的发展和应用，提高存储器的性能、降低功耗和成本，满足不断增长的数据存储需求。 LPDDR5X Specification涉及到多个技术领域，包括存储器技术、电路设计、信号处理、测试和验证等方面，需要相关技术人员具备深入的技术知识和经验。 LPDDR5X Specification的发布也体现了JEDEC组织的使命，即推动固态技术的发展和应用，提高工业界的技术水平和竞争力。 在LPDDR5X Specification中，我们可以看到JEDEC组织对技术标准的制定和发布的严肃性和专业性，旨在为工业界提供一个公平、开放的技术标准，提高工业界的技术水平和竞争力。 LPDDR5X Specification是JEDEC组织发布的一份重要的技术规范，对低功率存储器技术的发展和应用产生了重要影响，为工业界提供了一个公平、开放的技术标准。

内容概要：本文档详细介绍了由Synopsys公司开发的DesignWare Cores DDR5/4 内存控制器的数据手册。内容涵盖了产品的概述、特性（如性能特性、功耗节省功能）、时钟与复位要求、支持的标准、系统接口及地址映射等内容。特别提及了DDR4与DDR5特有的功能及其编程方法，以及针对关键命令和操作的解释和编程指导。还讨论了故障检测机制，诸如致命的CA奇偶校验错误及其处理方式。 适合人群：硬件设计人员、嵌入式系统开发者、内存子系统的工程师和技术负责人。对于需要深入了解DDR4/DDR5内存控制器设计和应用的人士尤其有价值。 使用场景及目标：本文档可用于帮助用户全面理解DesignWare DDR内存控制器的操作流程与参数设置，为正确地集成并优化控制器到具体项目提供了详尽的技术参考和支持。目标是确保在实际应用场景中充分发挥内存控制器的优势，实现高效的存储管理和访问速度。 阅读建议：由于涉及众多技术细节与专业术语，在阅读过程中可能需要对照提供的附录章节进行进一步理解和研究。建议读者结合具体的实验环境逐步验证所学到的概念和方法论，尤其是关于初始化序列部分。

LPDDR 内存的主要参数介绍 CAS Latency (CL) 定义： CAS Latency 是指从内存接收到列地址到开始输出数据所需的时间。它表示了内存响应请求的延迟。 例子： 如果 CL 为 17，意味着内存在接收到列地址请求后，需要 17 个时钟周期才能开始数据传输。更低的 CL 通常意味着更快的内存响应。 RAS to CAS Delay (tRCD) 定义： tRCD 是从行地址选通信号（RAS）有效到列地址选通信号（CAS）有效之间的延迟时间。 例子： tRCD = 18 表示从行地址选中到列地址选中，需要 18 个时钟周期的延迟。这影响了内存的整体访问时间。 Row Precharge Time (tRP) 定义： tRP 是关闭当前活动行并准备下一行的时间。它决定了内存在访问不同行之间的切换时间。 例子： tRP = 20 表示从关闭当前行到准备好下一行需要 20 个时钟周期。这是内存行切换时的一个重要延迟参数。 Row Active Time (tRAS) 定义： tRAS 是一个内存行保持激活状态的最小时间，确保行数据能够被正确地读取或写入。 例子： tRAS ### LPDDR3、LPDDR4 与 LPDDR5 参数详解 #### 1. 引言 LPDDR（Low Power Double Data Rate）作为一种低功耗、高性能的内存技术，在移动设备、嵌入式系统及高性能计算平台中发挥着关键作用。随着技术的发展，LPDDR经历了从LPDDR3到LPDDR4，再到LPDDR5的迭代升级，在数据传输速率、功耗控制及整体性能方面实现了显著提升。本文旨在详细介绍这些不同版本LPDDR内存的主要技术参数、数据线与信号线的功能，以及它们在制造工艺上的差异。 #### 2. LPDDR 内存的主要参数介绍 ##### 2.1 CAS Latency (CL) **定义**：CAS Latency（CL）指的是从内存接收到列地址到开始输出数据所需的时间，即内存响应请求的延迟。 **例子**：如果 CL 设置为 17，则表示内存在接收到列地址请求后，需要经过 17 个时钟周期才能开始数据传输。一般来说，更低的 CL 值意味着更快的内存响应速度。 ##### 2.2 RAS to CAS Delay (tRCD) **定义**：tRCD 是指从行地址选通信号（RAS）有效到列地址选通信号（CAS）有效之间的延迟时间。 **例子**：当 tRCD 被设置为 18 时，表示从行地址选中到列地址选中，需要经过 18 个时钟周期的延迟。这一参数直接影响了内存的整体访问时间。 ##### 2.3 Row Precharge Time (tRP) **定义**：tRP 定义了关闭当前活动行并准备下一行的时间，即内存在访问不同行之间的切换时间。 **例子**：假设 tRP 为 20，则意味着从关闭当前行到准备好下一行需要 20 个时钟周期。这个参数对于内存行切换时的延迟至关重要。 ##### 2.4 Row Active Time (tRAS) **定义**：tRAS 是一个内存行保持激活状态的最小时间，以确保行数据能够被正确地读取或写入。 **例子**：当 tRAS 设定为 42 时，表示内存行需要保持激活状态至少 42 个时钟周期，以确保数据稳定传输。 ##### 2.5 Row Cycle Time (tRC) **定义**：tRC 指的是从一个内存行激活到同一个行下一个激活的最短时间间隔，综合了 tRAS 和 tRP。 **例子**：例如，tRC 设定为 60，这意味着一个行操作周期需要 60 个时钟周期，从而影响内存的行循环速率。 ##### 2.6 数据传输速率 (Data Rate) **定义**：数据传输速率是指内存每秒钟可以传输的数据位数，通常以每秒兆位（Mbps）为单位。 **例子**：如 LPDDR4 的数据速率为 4266Mbps，意味着每秒可以传输 4266 百万位数据。数据速率越高，传输速度越快。 ##### 2.7 工作电压 (Operating Voltage) **定义**：工作电压是指内存正常工作所需的电压水平。较低的工作电压可以减少功耗和产生的热量。 **例子**：LPDDR3 的工作电压为 1.2V，而 LPDDR4 降低到了 1.1V，最新的 LPDDR5 更是可以达到 1.05V 或更低。这有助于进一步降低设备的整体能耗。 #### 3. 数据线和信号线详解 ##### 3.1 DQS（Data Strobe） **定义**：DQS 是数据选通信号线，用于同步数据传输的时钟信号，确保数据在正确的时刻被发送或接收。 **作用**：DQS 信号与数据线同步工作，提供数据传输的时间基准，减少数据错误，提高传输效率。 **例子**：在 DDR 内存中，DQS 通常是一个差分信号对，确保数据传输在时钟的上升和下降沿都能准确同步。 ##### 3.2 DQM（Data Mask） **定义**：DQM 是数据屏蔽信号线，用于在写操作时屏蔽无效数据。 **作用**：DQM 信号可以屏蔽特定的数据位，防止无效数据写入内存。适用于部分写入操作，保护其他数据位不被覆盖。 **例子**：写入数据时，如果 DQM 对应位被置位，该数据位将被屏蔽，原有数据不会被覆盖。 ##### 3.3 CK（Clock） **定义**：CK 是时钟信号线，为内存芯片提供必要的时钟信号，用于同步内存的操作。 **作用**：CK 信号是内存正常工作的基础，没有稳定的时钟信号，内存无法正确执行读写操作。 **例子**：CK 信号通过时钟信号发生器产生，并且在整个内存模块中传播，确保所有内存颗粒都能同步运行。 #### 4. LPDDR4 和 LPDDR5 的新增功能 ##### 4.1 LPDDR4 新增功能 - **更高的数据传输速率**：相比 LPDDR3，LPDDR4 提供了更高的数据传输速率，最高可达 4266Mbps。 - **更高效的电源管理**：引入了多种新的电源管理模式，以进一步降低功耗。 - **支持多通道操作**：支持双通道或四通道操作模式，提高了带宽和性能。 ##### 4.2 LPDDR5 新增功能 - **更高的数据传输速率**：LPDDR5 的数据传输速率比 LPDDR4 更高，最高可达 6400Mbps。 - **改进的电源管理**：进一步优化了电源管理机制，降低了工作电压，减少了功耗。 - **增强的错误校正能力**：采用了更强的错误检测与纠正机制，提高了数据完整性。 - **动态电压和频率调节**：支持动态调整电压和频率，以适应不同的工作负载需求，实现更高效的能效比。 #### 5. 制造工艺简介 ##### 5.1 LPDDR3 制造工艺 - **采用 20nm 制程**：早期 LPDDR3 内存大多基于 20nm 制造工艺。 - **功耗控制**：虽然功耗控制较好，但与后续版本相比仍有较大差距。 ##### 5.2 LPDDR4 制造工艺 - **采用 10nm 制程**：LPDDR4 内存普遍采用 10nm 或更先进的制程技术，有效降低了功耗。 - **更高的集成度**：得益于更小的制程，LPDDR4 能够实现更高的集成度和更好的性能。 ##### 5.3 LPDDR5 制造工艺 - **采用 10nm 或更先进制程**：最新的 LPDDR5 内存采用了 10nm 或更先进的制程技术，比如 7nm 或 5nm。 - **极低功耗设计**：通过先进的制程技术和设计优化，LPDDR5 实现了极低的功耗水平。 #### 6. 总结 LPDDR3、LPDDR4 和 LPDDR5 在数据传输速率、功耗控制和性能方面都进行了显著的改进。随着制程技术的进步，新一代 LPDDR 内存不仅提供了更高的性能，还大幅降低了功耗，成为现代移动设备和高性能计算平台不可或缺的一部分。通过了解这些内存的关键参数和技术特性，可以更好地选择适合自己应用需求的产品，并利用其优势来优化系统的整体性能和能效。

LPDDR5 SDRAM is a high-speed synchronous SDRAM device internally configured with 1 channel containing either 16 or 8 DQ signals. The bank architecture is user-selectable, and can be either eight banks (8B Mode), four banks with four bank groups (BG Mode), or sixteen banks (16B Mode). See 2.2.3 for more information. LPDDR5（Low Power Double Data Rate 5）协议是针对移动设备的一种高速、低功耗内存标准，由JEDEC固态技术协会制定。这个标准旨在提高数据传输速率，同时降低能耗，以满足现代智能手机、平板电脑和其他便携式设备的需求。 LPDDR5内存模块采用同步动态随机存取存储器（SDRAM）设计，内部结构包含1个通道，通道内有16或8条数据信号线（DQ）。这种设计允许更高效的数据处理，尤其是在高数据速率的应用中。协议提供三种不同的银行架构供用户选择：八银行模式（8B Mode）、四银行四银行组模式（BG Mode）以及十六银行模式（16B Mode）。每种模式都有其特定的优势，例如，更多的银行可以提高并行操作能力，从而提升内存性能。 在八银行模式下，内存被划分为八个独立的访问单元，每个银行可以独立地进行读写操作，提高了并发处理能力。四银行四银行组模式进一步扩展了并行性，通过四个银行组，每个组内有两个银行可以同时工作。而在十六银行模式下，内存的并发处理能力达到最大，适合需要极高数据吞吐量的应用。 LPDDR5相比于前一代LPDDR4/4X，在速度上有显著提升。它支持高达6400MT/s的数据传输速率，相比LPDDR4X的最高3200MT/s翻了一倍。更高的速度意味着更快的系统响应时间和更流畅的多任务处理。此外，LPDDR5引入了能量效率优化的特性，如Data Bus Inversion (DBI)技术，该技术通过反转数据总线上的信号来减少电源切换，从而降低功耗。还有Write X功能，当写入操作为零时，会跳过不必要的电源转换，进一步节省能源。 另外，LPDDR5引入了UDIMM（User Data Integrity Monitor）和CMD Error Correction Code (ECC)等错误检测和纠正机制，增强了数据的完整性和系统的稳定性。UDIMM能够实时监测数据错误，而CMD ECC则对命令和地址总线进行纠错，确保内存操作的准确性。 LPDDR5协议通过提供更高的数据速率、更低的功耗以及增强的错误纠正机制，提升了移动设备的性能和能效。随着移动设备对计算能力和续航能力要求的不断提升，LPDDR5成为了新一代移动设备内存的标准选择。

JEDEC STANDARD Low Power Double Data Rate (LPDDR) 5/5X JESD209-5C (Revision of JESD209-5B, June 2021) June 2023

This annex describes the serial presence detect (SPD) values for all DDR5 memory modules. To allow for maximum flexibility as devices evolve, SPD fields described in this document may support device configuration and timing options that are not included in the JEDEC DDR5 SDRAM data sheet (JESD79-5). Please refer to DRAM supplier data sheets or JESD79-5 to determine the compatibility of components.

JEDEC 正式版 DDR5 内存规范，全492页。本标准文档定义了DDR5 SDRAM规范，包括特性、功能、AC和DC特性、封装和球/信号分配。基于DDR4标准（JESD79-4）和DDR、DDR2、DDR3和LPDDR4标准（JESD79、JESD79-2、JESD79-3和JESD209-4）。

包括DDR2、DDR3、DDR4、DDR5规范，此外还有测试指导、layout指导，硬件设计指导。