RS232串口EPM1270T光耦旋转编码器CPLD设计数据采集板PDF原理图PCB(2层板)+AD集成封装库文件, ALTIUM工程转的PDF原理图PCB文件+AD集成封装库,已在项目中验证,可以做为你的设计参考。集成封装库器件列表:Library Component Count : 19 Name Description ---------------------------------------------------------------------------------------------------- ADM3202 AMS1117 CAP Capacitor CAPACITOR POL Capacitor CON10 Connector CON2 Connector CON3 Connector CON4 Connector CON6 Connector CON8 Connector DB9 EPM1270T144C5 MAX II 3.3/2.5V CPLD, 116 IOs, 1,270 Logic Elements, 144-Pin Plastic TQFP, Commercial Temperature, Speed Grade 5 LED LM2596 RES1 RES2 TIL191 XTAL ZENER1 Zener Diode
RS232串口EPM1270T光耦旋转编码器CPLD设计数据采集板ALTIUM硬件原理图+PCB(2层板)+cpld逻辑源码+设计文档说明,2层板设计,大小为85x60mm,Altium Designer 设计的工程文件,包括完整的原理图及PCB文件,可以用Altium(AD)软件打开或修改,已制样板测试验证,可作为你产品设计的参考。主要器件型号列表: Library Component Count : 19 Name Description ---------------------------------------------------------------------------------------------------- ADM3202 AMS1117 CAP Capacitor CAPACITOR POL Capacitor CON10 Connector CON2 Connector CON3 Connector CON4 Connector CON6 Connector CON8 Connector DB9 EPM1270T144C5 MAX II 3.3/2.5V CPLD, 116 IOs, 1,270 Logic Elements, 144-Pin Plastic TQFP, Commercial Temperature, Speed Grade 5 LED LM2596 RES1 RES2 TIL191 XTAL ZENER1 Zener Diode 配套CPLD VERILOG逻辑QUARTUS工程文件: 220model.v aa_atest.cr.mti aa_atest.mpf aa_test.cr.mti aa_test.mpf altera_mf.v altufm_parallel0.bsf altufm_parallel0.qip altufm_parallel0.v altufm_parallel0_bb.v altufm_parallel0_inst.v asa_test.cr.mti asa_test.mpf asa_test.v at24c01_rw.done at24c01_rw.fit.smsg at24c01_rw.pin at24c01_rw.qsf at24c01_rw.qws at24c01_rw.v at24c01_tb.v atc240c_tb.cr.mti atc240c_tb.mpf A_TEST.cr.mti A_TEST.mpf a_test.v a_top_test.cr.mti a_top_test.mpf a_top_test.v clock_gen_select.v cycloneii_atoms.v db incremental_db lpm_counter0.bsf lpm_counter0.qip lpm_counter0.v lpm_counter0_bb.v lpm_counter0_inst.v lpm_counter0_wave0.jpg lpm_counter0_waveforms.html rs232rx.v rs232tx.v rs232_top.v rx_frame.v rx_frame_new.v rx_frame_new_new.v 技术要求: 1) 传送带速度为6-8米/分 2) 料的倾斜角度小于10度 3) 料间距为20毫米 4) 料宽20~200毫米 5) 要求6个打标点都要打在料宽的中心处 6)传感器到打标点的距离为200毫米 7) 通过串口可以调节传感器到打标点的距离 2、料宽数据采集板系统框图
Xilinx ISE9.x FPGA_CPLD设计(光盘上的源码).7z
2021-02-02 14:31:28 3.12MB XilinxISE9.xFP
Altera_FPGA_CPLD设计基础篇+高级篇(第2版高清)
2020-01-03 11:24:23 12MB FPGA
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xilinx ise 9.x fpga cpld设计指南
2020-01-03 11:19:38 81.56MB xilinx ise
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完整的《Xilinx ISE 9.x FPGA/CPLD设计指南》开发资料,若不能下载请留言
2019-12-21 22:06:39 7.88MB Xilinx ISE 9.x FPGA/CPLD
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配套的光盘,好像很难找到,上传给大家用吧!
2019-12-21 21:08:57 9.62MB Altera FPGA CPLD设计 基础篇
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Altera FPGA/CPLD设计 基础篇(第2版),可搜索,带书签
2019-12-21 19:55:05 40.85MB FPGA Quartus
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《FPGACPLD设计工具──Xilinx+ISE使用详解》,需要的下载
2019-12-21 19:43:27 11.16MB ISE
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ALTERA FPGA/CPLD设计 高级篇(第2版)
2019-12-21 19:38:56 45.02MB ALTERA FPGA/ CPLD设计 高级篇
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