具有APB-BFM的DAC和ADC模型的UVM验证 这是一个小组项目。 具有APB BFM（总线功能模型）的UVM验证，已连接到两个只读DAC和两个只读ADC从器件。 该序列生成地址，并允许驱动程序告诉BFM选择哪个从站。 随后，四个监视器和记分板记录每个从站的测试结果。 top.sv顶部模块，包括测试，序列项，定序器和驱动程序 seq.svh序列 bfm_env.svh总线功能模型作为环境 intf.svh dac介面 adc_intf.svh adc接口 dac.sv给定的dac adc.sv给定的adc monitor1.svh DAC1监视器 monitor2_dac.svh DAC2监视器 monitor1_adc.svh ADC1监视器 monitor2_adc.svh ADC2监视器 记分板1.svh DAC1记分板 scoreboard2_dac.svh DAC2记分

 本文使用Verilog语言实现SM4加密协处理器： 使用Verilog完成XTEA/AES/SM4/MD5/SHA-1基本模块； 定义所需寄存器，添加APB总线接口，完成兼容APB总线的SM4协处理器设计；

FPGA实战手册（包含了多个实例） 对于初学者来说是一本可以值得练习的书

三项无刷直流电机驱动电路IR2136S电路及PCB设计图纸

以SystemVerilog为基础，对自主研发的GPU“萤火虫2号”中像素cache部分搭建可重用的验证平台。该平台可以自动完成整个验证过程，并将验证结果打印到Linux终端和文件当中，方便程序员检查验证结果。实验结果表明，该验证平台对像素cache的功能验证覆盖率可以达到100%，并且具有良好的可重用性，能够全面、正确地完成RTL级功能验证，有效地提高了验证的效率和质量。

使用verilog语言，通过FPGA控制AT24C02C EEPROM，硬件上需要注意，根据硬件连接芯片的A2 A1 A0 电平，编写Device Address字节内容，本设计使用的是A2=0,A1=0,A0=1; 由两个小模块和一个顶层模块组成： iic.v 是iic通讯子模块，可以实现特定地址的读写功能。一次读写一个字节。 iic_ctrl.v 是上层的应用子模块，主要是使用vio控制8个字节接口，使能后配置写入到编辑好的8个地址中。(地址可以在模块里修改 范围为0xx0~0xFF,共256byte)上电时rst_置1后，从eeprom中读取这8个字节的数据。用于配置一些其他功能模块之类。可以根据使用情景自行修改。可以自己加ila看一下相关的时序控制。 TOP.v是顶层模块，外接线路只有rst复位，sys_clk系统时钟，I2C_SDA 数据线iic的，I2C_SCL 时钟线iic的。自己生成工程的时候记得添加vio作为控制输入看一下。 祝开发顺利~稍后会简单整理一下开发心得，调试过程中的注意事项。

乐曲播放器： （1）实现暂停、播放歌曲序号显示、播放时间显示、前后切换歌曲、多倍速快进等功能； （2）播放乐曲的同时用简谱形式在七段LED显示器上同步显示演奏的乐曲，用一个数码管的d段、g段、a段分别表示低音、中音、高音； （3）实现用PC端的串口助手发送一定格式乐谱实现乐曲播放功能。

基于AHB总线协议的sram控制器的verilog代码和ahb协议手册

夏宇闻Verilog数字系统设计教程（第二版）.pdf 学习Verilog硬件描述语言的经典教材

很适合初学者使用，是学习Verilog HDL很好教程.