ic验证，systemverilog笔记，路科笔记，systemVerilog知识总结，对于初学者的一些知识总结和重点知识，帮助初学者快速的上手和知识补充。 （1）关键词随机rand，randc表示周期随机性，随机完所有值再重复，需要配合预定义的类随机函数std：：randomize（）使用。约束constraint也同随机变量一起在类中声明。 PRNG(pseudorandom number generator)伪随机数生成器 ： local::只在randomize里出现，其他地方没有 ● 是指通过特定算法生成一系列的数字，使得这一系列的数字看起来是随机的，但是实际是确定的，所以叫伪随机数 ； ● const（和C语言一样，就是个常数声明，最好赋初值，不可以二次赋值）。 （2）约束constraint，inside{}，权重分布dist，使用dist：=表示每一个值的权重是相同的或者：/表示权重要平均分到值范围内的每一个值；使用$表示最大值或者最小值{[$:4]};条件约束可以通过->或者if-else：->如果箭头前面表达式的值大于0（等于1 ，为真） 就触发后面，相当于if。 SystemVerilog是一种强大的硬件描述和验证语言，广泛用于集成电路（IC）验证。以下是对SystemVerilog关键知识点的详细总结： 1. **随机化(rand)**：SystemVerilog支持随机化变量，`rand`关键字用于声明随机变量，而`randc`则表示具有周期性的随机变量，会在遍历所有可能值后重复。随机化需要配合`std::randomize()`函数使用，它会根据约束生成随机数据。 2. **约束(constraint)**：约束是SystemVerilog中用来限制随机化变量取值的重要机制。`constraint`可以在类中与随机变量一起声明。`inside{}`用于指定变量取值的范围，`dist`用于分配权重，如`dist :=`用于均分权重，`dist /=`用于指定特定权重分布。`->`和`if-else`可以用于条件约束，箭头前的表达式为真时执行后面的语句。 3. **数据类型**： - **logic**类型：可以表示任何布尔逻辑值，包括未知值（X）和未定义值（Z）。 - **数组**：包括定宽数组、动态数组、关联数组、合并数组和队列。定宽数组宽度在声明时固定，动态数组在运行时可调整大小，关联数组适用于稀疏矩阵，队列则结合了链表和数组的优点，可在任何位置插入或删除元素。 4. **新数据类型的创建**： - **typedef**：创建自定义数据类型，如枚举类型`enum`，可以方便地定义和共享枚举类型。 - **string**：处理字符串的类型，常用函数有`sformatf()`和`$display()`，前者返回整理好的字符串，后者直接打印。 5. **过程块和方法**： - **always块**：描述硬件行为，有并行执行的`always_comb`（综合为组合逻辑）和`always_latch`（保持器），以及顺序执行的`always_seq`（时序逻辑）。 - **initial**：只执行一次，常用于初始化。 - **function**：类似于C语言的函数，可返回值，可以有输入、输出、输入输出和引用参数。 - **task**：类似函数但不能返回值，常用于时序操作，可以添加耗时语句。 6. **数据变量周期**：`automatic`变量（动态）只存在于当前作用域，随过程执行而创建和销毁；`static`变量（静态）在整个程序执行期间持续存在。 7. **例化和连接**： - **模块例化**：定义模块实例，需指定端口的方向、宽度和名称，并确保实例化时的对应。 - **连接**：通过逻辑类型如`logic`完成不同模块间的信号连接。 8. **测试平台**： - **测试平台（testbench）**：包括验证结构、组件间连接，以及控制和配置。 - **DUT（待测组件）**：是设计的主体，需要在测试平台上进行验证。 - **MCDF（多通道数据整形器）**：涉及寄存器读写接口、复位信号、ID、请求、允许发送和地址等，包括驱动器（driver）、总线功能模型（BFM）等组件。 9. **MCDF组件**： - **Simulator/Driver**：生成激励信号。 - **BFM/Behavioral Model/Generator**：用于接口数据传输。 - **Initiator/Responder**：发起器主动发起数据传输，响应器接收并响应数据。 理解并熟练掌握这些知识点，对于SystemVerilog的学习和应用至关重要，无论是编写验证环境还是设计复杂的集成电路系统。

内容概要：本文档涵盖了SystemVerilog(SV)的关键特性和基础语法，包括数据类型、变量定义与作用域、并行操作、面向对象(OOP)的概念及其具体实现，同时对SV在覆盖率统计与仿真调度上的应用做了阐述，并深入解析了统一验证方法(UVM)的设计思想与各组件的功能和运作方式；适合从事数字IC验证工作的专业人员。 适用人群：适用于具有一定经验的数字电路验证工程师。 使用场景及目标：旨在帮助读者全面理解和应用SV/UVM来进行验证环境搭建，掌握高级验证技巧。 其他说明：本文不仅适合SV的新手入门，同时也可供有一定基础的开发者进阶学习。

w5500 FPGA驱动源码：UDP、TCP客户端&服务端三合一Verilog代码.pdf

内容概要：本文介绍了基于FPGA的w5500驱动源码，重点在于UDP、TCP客户端和服务端三合一的实现。该源码采用Verilog编写，支持最高160M输入时钟和80M SPI时钟，解决了常见的时序问题，确保了高性能数据传输的稳定性和可靠性。文中详细描述了网络协议的实现、时序控制以及资源优化等方面的内容，并强调了其在工程应用中的实用价值。 适合人群：对Verilog编程有一定了解并从事FPGA开发的技术人员。 使用场景及目标：适用于需要处理高性能数据传输的工程项目，特别是那些对时序敏感的应用场景。目标是为用户提供一个可靠的解决方案，确保数据传输的高效性和稳定性。 其他说明：如需更多socket或其他技术支持，可以联系作者获取进一步的帮助和支持。

内容概要：本文详细介绍了在Xilinx UltraScale+ FPGA上实现万兆网UDP和TCP协议栈的设计与优化过程。作者分享了硬件架构设计、关键模块实现（如MAC控制器、协议解析引擎和DMA搬运工）、时钟域切换、CRC校验、TCP重传机制等方面的挑战和技术细节。特别强调了通过创新的硬件设计和优化手段，实现了16小时无丢包的稳定运行，并在量化交易系统中得到了应用。 适合人群：具备一定FPGA开发经验的硬件工程师、网络协议栈开发者、嵌入式系统设计师。 使用场景及目标：适用于需要高性能、低延迟网络通信的应用场景，如金融高频交易、数据中心互联、工业自动化等。目标是提供一种高效稳定的FPGA网络协议栈设计方案，满足高速网络环境下对可靠性和性能的要求。 其他说明：文中提供了大量具体的Verilog代码片段和调试技巧，帮助读者更好地理解和实现类似项目。此外，还提到了一些常见的陷阱和解决方法，有助于避免常见错误。

基于FPGA的FOC电流环实现：Verilog编写的电流环PI控制器与SVPWM算法，清晰代码结构，适用于BDLC和PMSM，含Simulink模型,基于FPGA的FOC电流环实现 1.仅包含基本的电流环 2.采用verilog语言编写 3.电流环PI控制器 4.采用SVPWM算法 5.均通过处理转为整数运算 6.采用ADC采样，型号为AD7928，反馈为AS5600 7.采用串口通信 8.代码层次结构清晰，可读性强 9.代码与实际硬件相结合，便于理解 10.包含对应的simulink模型（结合模型，和rtl图，更容易理解代码） 11.代码可以运行 12.适用于采用foc控制的bldc和pmsm 13.此为源码和simulink模型的价，不包含硬件的图纸 A1 不是用Matlab等工具自动生成的代码，而是基于verilog，手动编写的 A2 二电平的Svpwm算法 A3 仅包含电流闭环 A4 单采样单更新，中断频率 计算频率，可以基于自己所移植的硬件，重新设置 ,基于FPGA的FOC电流环实现; Verilog语言编写; 电流环PI控制器; SVPWM算法; 整数运算; ADC采样(A

开发环境：vivado2020.2及Xilinx系列开发软件 硬件：zynq—7020，ov5640，hdmi显示屏 （此项目为某大佬的开源项目，可以共同学习，本人移植到了zynq7020开发板，其中有个ip在vivado2020.2不能使用，好像是Xilinx给取消掉了，压缩包包含之前版本的license可以自行添加ip的license）

内容概要：本文详细介绍了基于FPGA实现的1553B总线协议IP核的设计与应用。该IP核采用Verilog编写，支持BC（总线控制器）、BM（总线监控器）、RT（远程终端）三种模式，适用于航空电子等领域。文中展示了关键的状态机代码，解释了各模式的工作流程及其优化设计，如同步脉冲生成、奇偶校验处理、跨时钟域通信等。此外，文章强调了IP核的高移植性和易用性，提供了详细的移植步骤和配置方法，并分享了实际项目中的应用案例，如无人机飞控通信、航天遥测系统等。最后，作者提到IP核附带的自动化测试套件和随机测试用例生成器，确保了系统的可靠性和稳定性。 适合人群：从事FPGA开发、嵌入式系统设计以及航空电子领域的工程师和技术人员。 使用场景及目标：①快速搭建1553B总线通信系统；②提高系统性能和可靠性；③缩短开发周期，减少硬件占用空间；④进行协议栈的深入研究和优化。 其他说明：该IP核已在多个实际项目中得到验证，具有良好的兼容性和扩展性。对于初学者，文档中提供了详尽的入门指南，帮助用户从环境配置到上板实测逐步掌握。

内容概要：本文详细介绍了雷尼绍BISS-C协议编码器的Verilog源码设计与实现。该源码支持多种位数配置（如18、26、32、36bit），并且可以通过简单修改适应其他非标准配置。它能够在高达10MHz的时钟频率下稳定运行，具备高度的灵活性和可移植性。此外，该源码实现了高效的CRC并行计算，在一个时钟周期内即可完成校验，显著提高了数据处理的速度和效率。文中还提到，该源码已经成功在硬件板卡上进行了测试和验证，证明了其稳定性和可靠性。 适合人群：从事FPGA开发的技术人员，尤其是那些需要处理编码器数据并希望提升系统性能的研发人员。 使用场景及目标：① 需要在FPGA平台上实现高效、可靠的编码器数据读取；② 支持多路编码器同时读取，满足复杂应用环境的需求；③ 实现快速的CRC校验，确保数据完整性。 其他说明：该源码不仅展示了具体的实现细节，还提供了详细的仿真和板卡测试结果，帮助开发者更好地理解和应用这一解决方案。

8051微控制器是MCS-51系列的成员，最初由英特尔于1980年代设计。 8051自推出以来已大受欢迎，估计它在所有嵌入式系统产品中占很大比例.8051核心的基本形式包括几个片上外设，如定时器和计数器，另外还有128字节的片上 数据存储器和高达4K字节的片上程序存储器。